分布式的行波测距高速采集装置负责对电子式互感器输出的小信号进行高速数据采集，数据存贮，接受行波测距主机的召唤将故障时刻的录波上送到测距主机，并配合行波测距主机完成故障点的定位，广泛应用于智能变电站的故障诊断和故障定位。研究高速采集单元对于行波测距具有重要意义[1-2]。

分布式的高速采集单元用于采集罗氏线圈转换过来的一次电流的小信号，并对小信号的故障波形进行录波，将录波信号上送主机进行测距运算。高速采集单元的采集速度越高，则测距的精度越高。行波传播速度与线路参数以及线路行波的主要频率成分有关，实际速度接近光速。假定按照经验值300m/μs来计算，如果采集单元的采样间隔为1μs，即采样速率为1MHz，则测距精度最小分辨率为300 m。按照国家电网要求，线路长度在300 km以下，双端测距误差不大于500 m；线路长度在300 km以上，双端测距误差不大于1 000 m。考虑各种误差因素，为了提高测距精度，需要高速采集单元的采样速率最少为2 MHz，即测距精度最小分辨率到150 m[3]。

ZYNQ的全称Zynq-7000AllProgrammableSOC(system on chip）。Zynq-7000系列是Xilinx公司推出的全可编程片上系统（all programmable SOC,APSoC），包含处理器系统（processing system,PS）和可编程逻辑（programmable logic,PL）两部分。Zynq SOC整合了ARM双核cortex-A9处理器和Xilinx 7系列FPGA架构，也就是说ZYNQ实际上是一个片上系统（system on chip,SOC），因此使得他不仅拥有专用集成电路（application specific integrated circuit,ASIC）在能耗、性能和兼容性方面的优势，而且具有现场可编程门阵列（field⁃programmable gate array,FPGA）硬件可编程性的优点。同时将处理器的软件可编程性与FPGA的硬件可编程性进行完美整合，以提供无与伦比的系统性能、灵活性与可扩展性。该新型器件的可编程逻辑部分基于赛灵思28 nm工艺的7系列FPGA。

采用ZYNQ芯片作为分布式行波信号高速采集装置的主控芯片具有以下优点

1)ZYNQ芯片功耗低，将FPGA和ARM集成到一片芯片上，有利于减小印刷路板（printed circuit board,PCB）板卡面积，采集装置可以小型化，方便就地安装。

2）由于采集单元就地化安装，周围电磁环境复杂，电磁兼容（electromagnetic compatibilty,EMC）要求较高。而FPGA和ARM集成到一个芯片的SOC架构，能大大提升采集单元的电磁兼容能力。

3)ZYNQ芯片FPGA和ARM间有高带宽的直接内存访问（direct memory access,DMA）通道，便于数据在FPGA和中央处理器（central processing unit,CPU）之间快速搬移，方便采集单元实现高采样率和大数据量的信号处理[4]。

1、分布式行波测距的基本架构

分布式的测距系统架构见图1。测距主机和采集子机之间有3种数据传输方式，分别是SV数据流、录波数据流和对时同步信号。其中SV数据流实现实时SV采样信息数据的通信传输，作为测距主机判断故障发生的依据；录波数据流实现故障录波报文数据的通信传输，方便主机进行测距分析。同步信号数据流则通过同步采样的时间报文实现测距主机和各个采集装置之间的采样同步，实现数据采集和发送的同步。主机和子机通过握手的方式实现数据的交换，采集主机监视各个子机的实时数据，一旦线路发生故障，则主机通过故障时刻定位故障点，并向各个子机发送数据召唤，子机将故障时刻的录波数据上传到测距主机。主机汇总各个子机的故障录波数据定位行波的波头，并根据数据计算出故障位置。其中采集子机的性能是关键，其对行波信号采集的幅值和相位精度决定了测距定位的精度[5]。

图1分布式行波测距系统

2、高速采集单元的实现原理

2.1 高速采集单元的系统架构

高速采集单元采用XILINX公司的ZYNQ芯片作为主控芯片，其型号为xa7z010。xa7z010是一款集成了ARM+FPGA架构的SOC芯片。PS单元（处理器系统单元）对应为ARM处理器。PL单元（可编程逻辑单元）对应为FPGA,FPGA内构建采集处理逻辑单元，用于数据采集及数据相关处理，通过SOC内部的AXI＿HP接口与DDR RAM相连。基于此硬件架构，设计了一种高速的数据直接内存存取（direct memory access,DMA）方式，采用数据+描述符的数据存储结构，通过内存共享技术实现PL与PS侧的数据交互，实现AD采样数据的DMA高速搬移，提高数据吞吐能力。

高速采集单元的具体实现架构见图2，高速ADC通过PL端的逻辑控制，将采样数据和采样时间戳成帧的格式存放在本地FIFO，由于采样率较高，且单个采样点的位宽为16Bit，造成AD采样数据量较大，因此采样数据通过AXI总线通过DMA的模式直接上送到DDR RAM的缓存空间，ZYNQ芯片内部通过我们PL端设计的高效DMA控制器实现高速的数据交换，速率快，而且不占用CPU的资源。PS端在DDR RAM中获取采样数据。并将数据编码为录波数据，通过以太网口上送给主机。

图2高速采集单元系统架构图

高速对时接口接收主机发来的对时信号，并对对时信号进行解析，得到时钟同步信号，用于同步高速采集单元和主机的时间，保证行波信号采样时刻的准确性。

2.2 基于FPGA的DMA高速数据通道的实现

AXI总线是一种面向高性能、高带宽、低时延的片上总线。由于AD采样率高，数据量巨大，本文采用AXI4接口，通过64位并行数据总线和高频同步时钟构建8G/S的数据带宽，实现FPGA侧行波AD采样数据到CPU的高速传输通道。

整个系统的DMA控制器通过PL端的FPGA逻辑实现，控制器作为主设备实现对DDR操作。功能实现原理见图3。在DDR内存侧分别开辟描述符环和AD数据帧两个存储空间，缓存地址通过配置可以实时修改从而实现后期数据块的位置调整。一帧BD(buff descriptor）即描述符缓存，对应一帧AD采样数据帧。一帧AD数据帧包含128个点的AD的采样值及采样时间戳。ZYNQ的PL(FPGA）端，通过AXI＿HP通道先将AD采样数据帧写入DDR RAM对应的缓存空间，然后将BD描述符写入另外的缓存地址空间。内存中BD描述符与AD数据帧是一一对应关系。

其中描述符环是循环存放的，最大支持64个描述符数据，描述符中存储相应AD数据帧的地址信息、报文长度信息和时间信息等。CPU(PL）通过DDR控制器，先读取BD描述符信息，然后根据解析出AD报文的地址信息，长度信息等找到对应的AD数据报文帧，进行处理。

PS侧与PL侧通过首尾指针寄存器的方式实现报文读写的高速交互，避免出现读写冲撞等问题。其中首指针由PL侧维护，指向DDR的BD帧写地址。尾指针由PS侧维护，指向DDR端BD帧的读地址。如果首指针追上尾指针，表示缓冲区为空，反之表示有新数据。PS侧通过对首尾指针进行比对，判断是否有数据更新，并对数据进行处理。PL端对首尾指针比对，当尾指针要追上首指针则表示数据缓冲区已满，如果继续写数据会有数据溢出，此时应停止数据的写操作。

通过这种首尾指针交互的方式实现数据搬移，可以有效利用内存空间，保证数据寻址的可靠性，并能有效解决数据读写冲突问题，防止数据丢帧溢出等问题，保证了数据传输的可靠性，方便上层软件实时监控内存数据状态并进行数据分析和处理，在不过多占用CPU的软件开销的前提下实现了数据的高效率传输和交互。

采集单元的采样速率较高，数据量较大，采用AXI总线在FPGA和CPU之间实现高速的DMA功能，能够大大提高FPGA和CPU之间高速AD采样数据及以太网数据的吞吐的可靠性，满足设计要求[6]。

图3 DMA的实现原理

2.3 高速ADC

高速ADC采用的是ADI公司的高速SAR型高速ADC:AD7961。AD7961是一款16 bit的ADC，单通道模拟输入，最高采样速率可以达到5 Msps。为了满足测距的精度要求，需要工作在2M的采样率。高速ADC和FPGA之间采用串行接口实现采样数据的读取。其中CNV（采样转换）信号是采样触发信号，由FPGA定时触发给AD，每500 ns触发一次，当信号触发采样后，AD完成一次AD采样转换。FPGA读取AD输出的串行DATA数据，并通过AD提供的DCO时钟信号作为同步信号，转换成并行的采样数据。为了方便采样数据的行波测距运算，每个采样点都要对应一个采样时刻，即采样的时间戳，用于行波波头的计算。采集数据和时间戳在FPGA侧缓存，并通过高速DMA通道上送给CPU，由CPU进行采样数据的处理。

3、高速数据采集余数均摊算法

为了提高测距精度，需要AD的采样点与系统时间戳精准的对应。高速采集单元的采样同步信号COV是由秒脉冲精确分频产生的，秒脉冲一秒一次，由测距主机提供的同步对时B码信号，经过FPGA解码后获得[7-9]。

为了方便定位故障点时刻，采样同步信号需要与秒脉冲对齐，同步信号由本地晶振对秒脉冲分频产生。由于本地晶振误差的原因，分频的采样信号与秒脉冲往往无法严格对齐。每一秒的最后一个点SN理想情况下是与秒脉冲对齐的，但是由于晶振累积误差，SN往往落在PPS的前面或者后面，如图4所示，即SN-或者SN+。这样会造成当前秒脉冲的最后一个采样点与下一次秒脉冲的第一个采样点冲突。如果不进行处理，假如故障行波的波头正好对应这个点，就会造成比较大的误差。为了解决这个问题，设计了一种余数均摊算法，来消除这种采样误差。

图4未均摊前的采样间隔

首先采用FPGA的本地晶振对秒脉冲间隔进行计数，晶振为50 MHz，理论上1 s的计数值应该为50 M，先标记此值为CNT50M。但是晶振因为偏差实际计数值为CNTpps，二者之间的偏差为

这个偏差值为一秒的累计误差，但是一秒内总共有SN个采样点，所以为了采样时刻能够和秒脉冲对齐，需要在下一秒的采样点上对采样间隔ΔT计数值进行均摊，将晶振的累计误差消掉。

实际上按照一般的晶振50-100个PPM的误差来说，这个值不是很大，50 M的晶振其计数误差在几十个时钟的偏差值。所以要将这几十个误差均摊到2兆个采样点上，采取的措施是隔M个采样点补一个值的方法，这个值根据CNTpps-CNT50M的值的正负来判定是加还是减。

每秒钟的采样点数为SN。则：

均摊后的均匀采样间隔见图5。图中：ΔT为AD的采样间隔时间；SM,S2M,S3M…，为需要补1的采样点。也就是每间隔SM个采样点需要对采样间隔时间补1个时钟。这样一秒钟的累积误差CNTdiffer就均匀的分摊到所有的采样周期上了，而且采样周期之间的离散性非常小，采样间隔非常均匀，避免了由于晶振累积误差造成个别点采样时刻离散较大，影响到行波测距精度[10-11]。

图5均摊后的均匀采样间隔

4、高速行波的相位还原算法

由于电子互感器罗氏线圈的误差以及硬件滤波回路的存在，以及数据传输及软件处理延时等原因，导致采集单元采集到的行波信号与原始信号存在相位误差，这种误差的存在对故障定位有很大的影响。目前电子式互感器用来消除相位误差的方式普遍采用拉格朗日插值定理。拉格朗日插值定理是一种比较成熟的方案，但是存在着运算量比较大，算法比较复杂等缺点，要做大量的乘法和除法运算，按照目前行波测距每秒两兆赫兹采样频率，会占用处理器绝大部分的运算资源。一般的FPGA或者低性能的嵌入式处理器很难完成这样的工作，因此寻找一种简单高效，又能够满足要求的行波相位调节方法，具有非常重要的意义。设计了一种算法，通过ZYNQ内部的FPGA逻辑来实现[12-13]。

整个算法推导源于一种相位调节模拟电路，见图6，其参数R1=R3,R2采用可调电阻，其阻值和系统相移呈线性关系，其中0

图6一种调相电路

由于电路的反馈与增益成正比，所以在电阻调节过程中，其幅值不会发生变化，所有有非常优秀的幅频特性。把图6所示的模拟电路通过拉普拉斯变化，得出其传递函数为

其中：Y1=R2×R3×C,Y3=R1×R2×C,Y2=Y4=R1。

通过双线性变换法，将其转换为Z域的传递函数，具体方法是将整个频率轴上的频率范围压缩到±π/T之间，再用z=es T转换到z平面上。令：，将其代入到H(S)中有：

其离散域的传递函数为

将传递函数转换为离散域的表达式为

这里通过调节参数A的值实现相位调节。通过Matlab对系数0

图7传递函数的幅值曲线及相位曲线

从图7可以看出在整个范围内的幅频曲线都非常理想，最大的幅值误差不超过万分之二。在0

通过本算法，能够用来消除行波采集的相位误差，提高采集单元的采样精度。本算法具有非常优秀的相频和幅频特性，调节范围宽，分辨率高，误差小；非常适合处理器或者FPGA（可编程逻辑器件）编程实现，占用资源少，运算效率高，在一定范围内完全替换拉格朗日插值算法，能够节省2/3的运算量[19-21]。

产品通过博电的PH02行波测距效验仪测试其精度，从50 Hz到200 Hz的范围内，其测量结果如表1所示，从表1可以看出其幅值、相位和频率的精度都超过了测距计算要求。

表1行波采集单元精度实测结果

5、结语

本文提出了一种行波测距高速采集单元的实现方案。充分发挥电子互感器罗氏线圈动态特性好的特点，高速采集单元就地安装，数据分布采集，集中计算，能更精确的采集和还原高频行波。采集单元采用了ZYNQ芯片ARM+FPGA的SOC架构，通过创新的DMA数据搬移模式实现CPU和FPGA的高带宽数据传输。配合高速AD，实现了行波的高精度和高速度采集，并通过余数均摊和相位补偿算法，消除了采样误差，大大提升了行波测距采集的精度。经过验证，ZYNQ多核处理器配合FPGA的采集单元架构能够很好的测量和定位故障节点，具有较高应用价值[22-23]。

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基金资助:国家自然科学基金(51877090);国家电网有限公司科技项目(5500-202099517A-0-0-00);

文章来源:都磊,周东杰,郝慧贞,等.基于ZYNQ处理器的高速行波采集装置研究与实现[J].电力电容器与无功补偿,2024,45(05):69-75+132.